IBM发布0.7纳米芯片堆叠架构，晶体管密度翻倍，性能提升50%
新技术采用三维“纳米堆叠”设计，在指甲盖大小芯片上集成近千亿晶体管，预计五年内实现量产，为AI与数据中心能效提供新路径。
IBM于周四公布了一项尚处于研究阶段的芯片技术，其节点标称为0.7纳米，在指甲盖大小的面积上集成近1000亿个晶体管，密度达到现有2纳米芯片的两倍。与IBM自身的2纳米节点相比，该设计可将处理性能提升最高50%，或在同等算力下降低能耗70%。该技术目前仍为实验室原型，公司预计最早五年内可能进入量产。
性能跃升的核心在于名为“纳米堆叠”的三维架构，它垂直堆叠多层晶体管，而非沿用传统的单层平面布局。IBM半导体研发副总裁Huiming Bu在记者会上表示，这一设计为延续微型化路径提供了可能，有望在2040年前后推进至0.1纳米（埃米）尺度。该架构适用于CPU、GPU以及SRAM存储芯片，其中SRAM性能可提升40%，IBM研究总监Jay Gambetta称这一幅度“数十年来未曾见过”。
IBM自身并不大规模制造芯片，而是通过向制造商授权设计来运作。其2纳米技术已授权给台积电和日本Rapidus，后者计划于2027年下半年启动大规模生产。台积电目前正推进2028年量产1.4纳米节点的路线图，英特尔也已将其1.8纳米制程（18A）送入风险试产阶段。新发布的0.7纳米技术进一步强化了IBM在先进制程研发中的角色，与台积电、英特尔等代工厂形成竞争。在亚洲，这一进展可能影响区域半导体供应链的竞争格局，尤其在中国加速自主芯片研发的背景下，更小节点的突破被视为维持技术领先的关键。同时，数据中心因人工智能算力需求激增而面临能耗压力，新架构的能效优势被业界视为缓解这一矛盾的潜在方案。
目前IBM尚未公布0.7纳米技术的制造合作伙伴，公司称现阶段仍聚焦于2纳米技术的部署。未来五年的关键节点在于该设计能否从实验室走向试产线，并解决三维堆叠带来的散热与良率挑战。与此同时，台积电的1.4纳米节点与英特尔的18A制程的推进节奏，将成为衡量下一代芯片量产竞赛的标尺。
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